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; LAST UPDATE: 28.05.2021 savelij

        IF 1
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DD_P0           EQU 15                                  ;—ˆ‘‹Ž ‘’€ˆ–› 0
MM_P0           EQU 6                                   ;Œ…‘Ÿ– ‘’€ˆ–› 0
YY_P0           EQU 13                                  ;ƒŽ„ ‘’€ˆ–› 0
DD_P1           EQU 8                                   ;—ˆ‘‹Ž ‘’€ˆ–› 1
MM_P1           EQU 8                                   ;Œ…‘Ÿ– ‘’€ˆ–› 1
YY_P1           EQU 14                                  ;ƒŽ„ ‘’€ˆ–› 1
DD_P7           EQU 19                                  ;—ˆ‘‹Ž ‘’€ˆ–› 7
MM_P7           EQU 1                                   ;Œ…‘Ÿ– ‘’€ˆ–› 7
YY_P7           EQU 11                                  ;ƒŽ„ ‘’€ˆ–› 7
        ELSE
; ¢áâ ¢ª  ⥪ã饩 ¤ âë/¢à¥¬¥­¨
        ENDIF

DATA_P0         EQU DD_P0+MM_P0<<5+YY_P0<<9+0X8000      ;“€ŠŽ‚€€Ÿ „€’€ ‘Ž‡„€ˆŸ ‘’€ˆ–› 0
DATA_P1         EQU DD_P1+MM_P1<<5+YY_P1<<9+0X8000      ;“€ŠŽ‚€€Ÿ „€’€ ‘Ž‡„€ˆŸ ‘’€ˆ–› 1
DATA_P7         EQU DD_P7+MM_P7<<5+YY_P7<<9+0X8000      ;“€ŠŽ‚€€Ÿ „€’€ ‘Ž‡„€ˆŸ ‘’€ˆ–› 7

;—’Ž ‚ ŽŽ‚‹…ˆˆ
LDPAGE          EQU 1                   ; § £àã§ç¨ª
MAINPAGE        EQU 1                   ; ®á­®¢­ ï ¯à®è¨¢ª  ROM
FPGAPAGE        EQU 1                   ; ®á­®¢­ ï ¯à®è¨¢ª  FPGA

;ŽŒ…€ 64K ‘’€ˆ–
LOADER_PAGE     EQU 0                   ; § £àã§ç¨ª
MAINROM_PAGE    EQU 1                   ; ®á­®¢­ ï ¯à®è¨¢ª  ROM
FPGA_PAGE       EQU 7                   ; ®á­®¢­ ï ¯à®è¨¢ª  FPGA