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Fitter report for topTue Jan 24 15:58:48 2012Quartus II Version 9.0 Build 132 02/25/2009 SJ Full Version---------------------; Table of Contents ;---------------------1. Legal Notice2. Fitter Summary3. Fitter Settings4. Parallel Compilation5. Fitter Device Options6. Input Pins7. Output Pins8. Bidir Pins9. All Package Pins10. Control Signals11. Global & Other Fast Signals12. Carry Chains13. Cascade Chains14. Embedded Cells15. Non-Global High Fan-Out Signals16. Peripheral Signals17. LAB18. Local Routing Interconnect19. LAB External Interconnect20. Row Interconnect21. LAB Column Interconnect22. LAB Column Interconnect23. Fitter Resource Usage Summary24. Fitter Resource Utilization by Entity25. Delay Chain Summary26. Fitter RAM Summary27. Pin-Out File28. Fitter Messages----------------; Legal Notice ;----------------Copyright (C) 1991-2009 Altera CorporationYour use of Altera Corporation's design tools, logic functionsand other software and tools, and its AMPP partner logicfunctions, and any output files from any of the foregoing(including device programming or simulation files), and anyassociated documentation or information are expressly subjectto the terms and conditions of the Altera Program LicenseSubscription Agreement, Altera MegaCore Function LicenseAgreement, or other applicable license agreement, including,without limitation, that your use is for the sole purpose ofprogramming logic devices manufactured by Altera and sold byAltera or its authorized distributors. Please refer to theapplicable agreement for further details.+------------------------------------------------------------------+; Fitter Summary ;+-----------------------+------------------------------------------+; Fitter Status ; Successful - Tue Jan 24 15:58:48 2012 ;; Quartus II Version ; 9.0 Build 132 02/25/2009 SJ Full Version ;; Revision Name ; top ;; Top-level Entity Name ; top ;; Family ; ACEX1K ;; Device ; EP1K50QC208-3 ;; Timing Models ; Final ;; Total logic elements ; 1,316 / 2,880 ( 46 % ) ;; Total pins ; 147 / 147 ( 100 % ) ;; Total memory bits ; 9,216 / 40,960 ( 23 % ) ;; Total PLLs ; 0 ;+-----------------------+------------------------------------------++------------------------------------------------------------------------------------------------------+; Fitter Settings ;+------------------------------------------------------------+--------------------+--------------------+; Option ; Setting ; Default Value ;+------------------------------------------------------------+--------------------+--------------------+; Device ; EP1K50QC208-3 ; ;; Use smart compilation ; Off ; Off ;; Use TimeQuest Timing Analyzer ; Off ; Off ;; Router Timing Optimization Level ; Normal ; Normal ;; Placement Effort Multiplier ; 1.0 ; 1.0 ;; Router Effort Multiplier ; 1.0 ; 1.0 ;; Optimize Timing ; Normal compilation ; Normal compilation ;; Optimize Timing for ECOs ; Off ; Off ;; Regenerate full fit report during ECO compiles ; Off ; Off ;; Optimize IOC Register Placement for Timing ; On ; On ;; Limit to One Fitting Attempt ; Off ; Off ;; Final Placement Optimizations ; Automatically ; Automatically ;; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;; Fitter Initial Placement Seed ; 1 ; 1 ;; Slow Slew Rate ; Off ; Off ;; PCI I/O ; Off ; Off ;; Auto Global Memory Control Signals ; Off ; Off ;; Logic Cell Insertion - Individual Logic Cells ; On ; On ;; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On ; On ;; Fitter Effort ; Auto Fit ; Auto Fit ;; Auto Global Clock ; On ; On ;; Auto Global Output Enable ; On ; On ;; Auto Global Register Control Signals ; On ; On ;; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;+------------------------------------------------------------+--------------------+--------------------+Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.+-------------------------------------+; Parallel Compilation ;+----------------------------+--------+; Processors ; Number ;+----------------------------+--------+; Number detected on machine ; 2 ;; Maximum allowed ; 1 ;+----------------------------+--------++--------------------------------------------------------------------+; Fitter Device Options ;+----------------------------------------------+---------------------+; Option ; Setting ;+----------------------------------------------+---------------------+; Enable user-supplied start-up clock (CLKUSR) ; Off ;; Enable device-wide reset (DEV_CLRn) ; Off ;; Enable device-wide output enable (DEV_OE) ; Off ;; Enable INIT_DONE output ; Off ;; Configuration scheme ; Passive Serial ;; nWS, nRS, nCS, CS ; Unreserved ;; RDYnBUSY ; Unreserved ;; Data[7..1] ; Unreserved ;; Reserve all unused pins ; As input tri-stated ;; Base pin-out file on sameframe device ; Off ;+----------------------------------------------+---------------------++------------------------------------------------------------------------------------------------------------------------------------------------------------+; Input Pins ;+----------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; PCI I/O Enabled ; Single-Pin CE ; I/O Standard ;+----------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+; fclk ; 183 ; -- ; -- ; 607 ; yes ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[15] ; 19 ; D ; -- ; 18 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[14] ; 24 ; E ; -- ; 21 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd_n ; 141 ; C ; -- ; 10 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; mreq_n ; 8 ; A ; -- ; 4 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; iorq_n ; 7 ; A ; -- ; 15 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; iorqge1 ; 78 ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[5] ; 37 ; G ; -- ; 51 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[6] ; 36 ; G ; -- ; 34 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[3] ; 39 ; H ; -- ; 42 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[7] ; 31 ; G ; -- ; 32 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[4] ; 38 ; H ; -- ; 28 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[2] ; 40 ; H ; -- ; 22 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[0] ; 44 ; I ; -- ; 67 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[1] ; 41 ; H ; -- ; 42 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; wr_n ; 140 ; C ; -- ; 15 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; m1_n ; 144 ; B ; -- ; 3 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; clkz_in ; 79 ; -- ; -- ; 82 ; yes ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[12] ; 26 ; F ; -- ; 10 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[13] ; 25 ; E ; -- ; 13 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[11] ; 27 ; F ; -- ; 8 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[8] ; 30 ; G ; -- ; 17 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[10] ; 28 ; F ; -- ; 17 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; a[9] ; 29 ; F ; -- ; 11 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rfsh_n ; 147 ; A ; -- ; 4 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rdat_b_n ; 68 ; -- ; 24 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; iorqge2 ; 80 ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; spics_n ; 182 ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; spick ; 184 ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; sddi ; 115 ; I ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; spido ; 157 ; -- ; 1 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; step ; 46 ; J ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_drq ; 63 ; -- ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_wd ; 61 ; -- ; 29 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_irq ; 64 ; -- ; 26 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_sr ; 53 ; -- ; 36 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_sl ; 47 ; J ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_tr43 ; 60 ; -- ; 29 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_rdy ; 99 ; -- ; 6 ; 0 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_wf_de ; 62 ; -- ; 28 ; 0 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;+----------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Output Pins ;+-----------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+; Name ; Pin # ; Row ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Single-Pin OE ; Single-Pin CE ; Open Drain ; TRI Primitive ; I/O Standard ;+-----------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+; clkz_out ; 139 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; int_n ; 10 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; nmi_n ; 9 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; yes ; no ; LVTTL/LVCMOS ;; wait_n ; 143 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; yes ; no ; LVTTL/LVCMOS ;; res ; 142 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; csrom ; 150 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; romoe_n ; 167 ; -- ; 8 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rompg0_n ; 161 ; -- ; 4 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; dos_n ; 160 ; -- ; 4 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rompg2 ; 164 ; -- ; 6 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rompg3 ; 163 ; -- ; 6 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; iorq1_n ; 148 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; iorq2_n ; 149 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ra[0] ; 177 ; -- ; 16 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ra[1] ; 175 ; -- ; 14 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ra[2] ; 173 ; -- ; 13 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ra[3] ; 170 ; -- ; 11 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ra[4] ; 169 ; -- ; 10 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ra[5] ; 172 ; -- ; 12 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ra[6] ; 174 ; -- ; 14 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ra[7] ; 176 ; -- ; 15 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ra[8] ; 179 ; -- ; 17 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ra[9] ; 180 ; -- ; 18 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rwe_n ; 187 ; -- ; 20 ; yes ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vblu[0] ; 125 ; G ; -- ; yes ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vblu[1] ; 126 ; G ; -- ; yes ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vgrn[1] ; 128 ; F ; -- ; yes ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vgrn[0] ; 127 ; F ; -- ; yes ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vred[1] ; 132 ; E ; -- ; yes ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vred[0] ; 131 ; E ; -- ; yes ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rras0_n ; 190 ; -- ; 22 ; yes ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rlcas_n ; 189 ; -- ; 21 ; yes ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rucas_n ; 186 ; -- ; 19 ; yes ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rras1_n ; 168 ; -- ; 9 ; yes ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vhsync ; 121 ; H ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vvsync ; 120 ; H ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vcsync ; 122 ; H ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ay_clk ; 134 ; E ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ay_bdir ; 135 ; D ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ay_bc1 ; 136 ; D ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; beep ; 133 ; E ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_a[0] ; 104 ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_a[1] ; 103 ; -- ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_a[2] ; 111 ; J ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_dir ; 97 ; -- ; 7 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_cs0_n ; 113 ; J ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_cs1_n ; 112 ; J ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_rs_n ; 102 ; -- ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_rd_n ; 101 ; -- ; 4 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_wr_n ; 100 ; -- ; 5 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_clk ; 56 ; -- ; 33 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_cs_n ; 45 ; I ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_res_n ; 54 ; -- ; 35 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_hrdy ; 55 ; -- ; 34 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_rclk ; 57 ; -- ; 32 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_rawr ; 58 ; -- ; 31 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_a[0] ; 69 ; -- ; 23 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_a[1] ; 70 ; -- ; 22 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_wrd ; 67 ; -- ; 25 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; vg_side ; 65 ; -- ; 26 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; sdcs_n ; 119 ; I ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; sddo ; 116 ; I ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; sdclk ; 114 ; J ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; spidi ; 158 ; -- ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; spiint_n ; 159 ; -- ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; romwe_n ; 166 ; -- ; 7 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rompg4 ; 162 ; -- ; 5 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;+-----------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------++------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Bidir Pins ;+-----------+-------+-----+------+---------+--------+--------------+-------------------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+---------------+------------+--------------+; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Single-Pin OE ; Single-Pin CE ; Single-Pin OE ; Open Drain ; I/O Standard ;+-----------+-------+-----+------+---------+--------+--------------+-------------------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+---------------+------------+--------------+; rd[0] ; 208 ; -- ; 36 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[15] ; 207 ; -- ; 35 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[1] ; 206 ; -- ; 34 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[14] ; 205 ; -- ; 34 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[2] ; 204 ; -- ; 33 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[13] ; 203 ; -- ; 32 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[3] ; 202 ; -- ; 31 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[12] ; 200 ; -- ; 30 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[4] ; 199 ; -- ; 29 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[11] ; 198 ; -- ; 28 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[5] ; 197 ; -- ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[10] ; 196 ; -- ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[6] ; 195 ; -- ; 26 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[9] ; 193 ; -- ; 25 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[7] ; 192 ; -- ; 24 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; rd[8] ; 191 ; -- ; 23 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; d[0] ; 18 ; D ; -- ; 12 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; d[2] ; 16 ; D ; -- ; 10 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; d[1] ; 17 ; D ; -- ; 12 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; d[3] ; 15 ; C ; -- ; 9 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; d[5] ; 13 ; C ; -- ; 9 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; d[4] ; 14 ; C ; -- ; 11 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; d[7] ; 11 ; B ; -- ; 9 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; d[6] ; 12 ; B ; -- ; 8 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[0] ; 96 ; -- ; 8 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[8] ; 71 ; -- ; 21 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[7] ; 73 ; -- ; 20 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[6] ; 75 ; -- ; 19 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[9] ; 74 ; -- ; 19 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[10] ; 83 ; -- ; 17 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[5] ; 85 ; -- ; 16 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[11] ; 86 ; -- ; 15 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[12] ; 88 ; -- ; 14 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[4] ; 87 ; -- ; 14 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[3] ; 89 ; -- ; 13 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[13] ; 90 ; -- ; 12 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[2] ; 92 ; -- ; 11 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[14] ; 93 ; -- ; 10 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[15] ; 95 ; -- ; 9 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;; ide_d[1] ; 94 ; -- ; 9 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;+-----------+-------+-----+------+---------+--------+--------------+-------------------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+---------------+------------+--------------++-----------------------------------+; All Package Pins ;+-------+------------+--------------+; Pin # ; Usage ; I/O Standard ;+-------+------------+--------------+; 1 ; #TCK ; ;; 2 ; ^CONF_DONE ; ;; 3 ; ^nCEO ; ;; 4 ; #TDO ; ;; 5 ; VCC_IO ; ;; 6 ; GND_INT ; ;; 7 ; iorq_n ; LVTTL/LVCMOS ;; 8 ; mreq_n ; LVTTL/LVCMOS ;; 9 ; nmi_n ; LVTTL/LVCMOS ;; 10 ; int_n ; LVTTL/LVCMOS ;; 11 ; d[7] ; LVTTL/LVCMOS ;; 12 ; d[6] ; LVTTL/LVCMOS ;; 13 ; d[5] ; LVTTL/LVCMOS ;; 14 ; d[4] ; LVTTL/LVCMOS ;; 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Peripheral Signals ;+-----------------------+--------+---------------+-----------------+---------------------------+----------+; Peripheral Signal ; Source ; Usage ; Dedicated Clock ; Peripheral Control Signal ; Polarity ;+-----------------------+--------+---------------+-----------------+---------------------------+----------+; dram:dramko|rwe_n ; 187 ; Output enable ; no ; yes ; -ve ;; fclk ; 183 ; Clock ; yes ; no ; +ve ;; d[7]~38 ; LC1_A7 ; Output enable ; no ; yes ; +ve ;; zports:porty|ide_rd_n ; LC1_D3 ; Output enable ; no ; yes ; +ve ;+-----------------------+--------+---------------+-----------------+---------------------------+----------++-------------------------------------------+; LAB ;+--------------------------+----------------+; Number of Logic Elements ; Number of LABs ;+--------------------------+----------------+; 0 ; 132 ;; 1 ; 39 ;; 2 ; 17 ;; 3 ; 7 ;; 4 ; 6 ;; 5 ; 9 ;; 6 ; 14 ;; 7 ; 19 ;; 8 ; 117 ;+--------------------------+----------------++----------------------------------------------+; Local Routing Interconnect ;+-----------------------------+----------------+; Local Routing Interconnects ; Number of LABs ;+-----------------------------+----------------+; 0 ; 183 ;; 1 ; 25 ;; 2 ; 11 ;; 3 ; 25 ;; 4 ; 31 ;; 5 ; 17 ;; 6 ; 40 ;; 7 ; 24 ;; 8 ; 4 ;+-----------------------------+----------------++---------------------------------------------+; LAB External Interconnect ;+----------------------------+----------------+; LAB External Interconnects ; Number of LABs ;+----------------------------+----------------+; 0 ; 134 ;; 1 ; 15 ;; 2 ; 27 ;; 3 ; 30 ;; 4 ; 21 ;; 5 ; 8 ;; 6 ; 16 ;; 7 ; 14 ;; 8 ; 20 ;; 9 ; 20 ;; 10 ; 5 ;; 11 ; 13 ;; 12 ; 8 ;; 13 ; 8 ;; 14 ; 8 ;; 15 ; 5 ;; 16 ; 4 ;; 17 ; 4 ;+----------------------------+----------------++-------------------------------------------------------------------------------------------+; Row Interconnect ;+-------+----------------------+-----------------------------+------------------------------+; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;+-------+----------------------+-----------------------------+------------------------------+; A ; 55 / 144 ( 38 % ) ; 4 / 72 ( 6 % ) ; 5 / 72 ( 7 % ) ;; B ; 53 / 144 ( 37 % ) ; 5 / 72 ( 7 % ) ; 36 / 72 ( 50 % ) ;; C ; 53 / 144 ( 37 % ) ; 10 / 72 ( 14 % ) ; 9 / 72 ( 13 % ) ;; D ; 96 / 144 ( 67 % ) ; 18 / 72 ( 25 % ) ; 16 / 72 ( 22 % ) ;; E ; 82 / 144 ( 57 % ) ; 18 / 72 ( 25 % ) ; 8 / 72 ( 11 % ) ;; F ; 52 / 144 ( 36 % ) ; 9 / 72 ( 13 % ) ; 23 / 72 ( 32 % ) ;; G ; 113 / 144 ( 78 % ) ; 28 / 72 ( 39 % ) ; 29 / 72 ( 40 % ) ;; H ; 46 / 144 ( 32 % ) ; 8 / 72 ( 11 % ) ; 1 / 72 ( 1 % ) ;; I ; 62 / 144 ( 43 % ) ; 22 / 72 ( 31 % ) ; 22 / 72 ( 31 % ) ;; J ; 55 / 144 ( 38 % ) ; 12 / 72 ( 17 % ) ; 27 / 72 ( 38 % ) ;; Total ; 667 / 1440 ( 46 % ) ; 134 / 720 ( 19 % ) ; 176 / 720 ( 24 % ) ;+-------+----------------------+-----------------------------+------------------------------++-----------------------------+; LAB Column Interconnect ;+-------+---------------------+; Col. ; Interconnect Used ;+-------+---------------------+; 1 ; 8 / 24 ( 33 % ) ;; 2 ; 9 / 24 ( 38 % ) ;; 3 ; 7 / 24 ( 29 % ) ;; 4 ; 9 / 24 ( 38 % ) ;; 5 ; 9 / 24 ( 38 % ) ;; 6 ; 13 / 24 ( 54 % ) ;; 7 ; 9 / 24 ( 38 % ) ;; 8 ; 9 / 24 ( 38 % ) ;; 9 ; 11 / 24 ( 46 % ) ;; 10 ; 12 / 24 ( 50 % ) ;; 11 ; 8 / 24 ( 33 % ) ;; 12 ; 7 / 24 ( 29 % ) ;; 13 ; 5 / 24 ( 21 % ) ;; 14 ; 8 / 24 ( 33 % ) ;; 15 ; 8 / 24 ( 33 % ) ;; 16 ; 6 / 24 ( 25 % ) ;; 17 ; 6 / 24 ( 25 % ) ;; 18 ; 7 / 24 ( 29 % ) ;; 19 ; 18 / 24 ( 75 % ) ;; 20 ; 13 / 24 ( 54 % ) ;; 21 ; 9 / 24 ( 38 % ) ;; 22 ; 10 / 24 ( 42 % ) ;; 23 ; 10 / 24 ( 42 % ) ;; 24 ; 12 / 24 ( 50 % ) ;; 25 ; 7 / 24 ( 29 % ) ;; 26 ; 9 / 24 ( 38 % ) ;; 27 ; 14 / 24 ( 58 % ) ;; 28 ; 9 / 24 ( 38 % ) ;; 29 ; 13 / 24 ( 54 % ) ;; 30 ; 9 / 24 ( 38 % ) ;; 31 ; 10 / 24 ( 42 % ) ;; 32 ; 10 / 24 ( 42 % ) ;; 33 ; 11 / 24 ( 46 % ) ;; 34 ; 14 / 24 ( 58 % ) ;; 35 ; 15 / 24 ( 63 % ) ;; 36 ; 15 / 24 ( 63 % ) ;; Total ; 359 / 864 ( 42 % ) ;+-------+---------------------++---------------------------+; LAB Column Interconnect ;+-------+-------------------+; Col. ; Interconnect Used ;+-------+-------------------+; 1 ; 3 / 48 ( 6 % ) ;; Total ; 3 / 48 ( 6 % ) ;+-------+-------------------++--------------------------------------------------------------+; Fitter Resource Usage Summary ;+-----------------------------------+--------------------------+; Resource ; Usage ;+-----------------------------------+--------------------------+; Total logic elements ; 1,316 / 2,880 ( 46 % ) ;; Registers ; 680 / 2,880 ( 24 % ) ;; Logic elements in carry chains ; 115 ;; User inserted logic elements ; 0 ;; I/O pins ; 147 / 147 ( 100 % ) ;; -- Clock pins ; 4 ;; -- Dedicated input pins ; 7 / 4 ( 175 % ) ;; Global signals ; 2 ;; EABs ; 3 / 10 ( 30 % ) ;; Total memory bits ; 9,216 / 40,960 ( 23 % ) ;; Total RAM block bits ; 12,288 / 40,960 ( 30 % ) ;; Maximum fan-out node ; fclk ;; Maximum fan-out ; 613 ;; Highest non-global fan-out signal ; a[0] ;; Highest non-global fan-out ; 67 ;; Total fan-out ; 4716 ;; Average fan-out ; 3.21 ;+-----------------------------------+--------------------------++----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Fitter Resource Utilization by Entity ;+-------------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+--------------------------------------------------------------------------------------------------+--------------+; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ;+-------------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+--------------------------------------------------------------------------------------------------+--------------+; |top ; 1316 (39) ; 680 ; 9216 ; 147 ; 636 (39) ; 467 (0) ; 213 (0) ; 115 (0) ; 0 (0) ; |top ; work ;; |arbiter:dramarb| ; 43 (43) ; 14 ; 0 ; 0 ; 29 (29) ; 5 (5) ; 9 (9) ; 0 (0) ; 0 (0) ; |top|arbiter:dramarb ; work ;; |dram:dramko| ; 94 (94) ; 78 ; 0 ; 0 ; 16 (16) ; 43 (43) ; 35 (35) ; 0 (0) ; 0 (0) ; |top|dram:dramko ; work ;; |fetch:fecher| ; 260 (223) ; 169 ; 0 ; 0 ; 91 (84) ; 130 (130) ; 39 (9) ; 35 (0) ; 0 (0) ; |top|fetch:fecher ; work ;; |lpm_add_sub:Add2| ; 5 (0) ; 0 ; 0 ; 0 ; 5 (0) ; 0 (0) ; 0 (0) ; 5 (0) ; 0 (0) ; |top|fetch:fecher|lpm_add_sub:Add2 ; work ;; |addcore:adder| ; 5 (1) ; 0 ; 0 ; 0 ; 5 (1) ; 0 (0) ; 0 (0) ; 5 (1) ; 0 (0) ; |top|fetch:fecher|lpm_add_sub:Add2|addcore:adder ; work ;; |a_csnbuffer:result_node| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |top|fetch:fecher|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node ; work ;; |lpm_counter:fcnt_rtl_5| ; 5 (0) ; 5 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (0) ; 5 (0) ; 0 (0) ; |top|fetch:fecher|lpm_counter:fcnt_rtl_5 ; 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The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.+------------------------------------+; Delay Chain Summary ;+-----------+----------+-------------+; Name ; Pin Type ; Pad to Core ;+-----------+----------+-------------+; ide_rdy ; Input ; OFF ;; vg_wf_de ; Input ; OFF ;; a[15] ; Input ; ON ;; a[14] ; Input ; ON ;; rd_n ; Input ; ON ;; mreq_n ; Input ; ON ;; iorq_n ; Input ; ON ;; iorqge1 ; Input ; OFF ;; a[5] ; Input ; ON ;; a[6] ; Input ; ON ;; a[3] ; Input ; ON ;; a[7] ; Input ; ON ;; a[4] ; Input ; ON ;; a[2] ; Input ; ON ;; a[0] ; Input ; ON ;; a[1] ; Input ; ON ;; wr_n ; Input ; ON ;; fclk ; Input ; OFF ;; m1_n ; Input ; ON ;; clkz_in ; Input ; OFF ;; a[12] ; Input ; ON ;; a[13] ; Input ; ON ;; a[11] ; Input ; ON ;; a[8] ; Input ; ON ;; a[10] ; Input ; ON ;; a[9] ; Input ; ON ;; rfsh_n ; Input ; ON ;; rdat_b_n ; Input ; ON ;; iorqge2 ; Input ; OFF ;; spics_n ; Input ; OFF ;; spick ; Input ; OFF ;; sddi ; Input ; ON ;; spido ; Input ; ON ;; step ; Input ; ON ;; vg_drq ; Input ; ON ;; vg_wd ; Input ; ON ;; vg_irq ; Input ; ON ;; vg_sr ; Input ; ON ;; vg_sl ; Input ; ON ;; vg_tr43 ; Input ; ON ;; clkz_out ; Output ; OFF ;; int_n ; Output ; OFF ;; nmi_n ; Output ; OFF ;; wait_n ; Output ; OFF ;; res ; Output ; OFF ;; csrom ; Output ; OFF ;; romoe_n ; Output ; OFF ;; romwe_n ; Output ; OFF ;; rompg0_n ; Output ; OFF ;; dos_n ; Output ; OFF ;; rompg2 ; Output ; OFF ;; rompg3 ; Output ; OFF ;; rompg4 ; Output ; OFF ;; iorq1_n ; Output ; OFF ;; iorq2_n ; Output ; OFF ;; ra[0] ; Output ; OFF ;; ra[1] ; Output ; OFF ;; ra[2] ; Output ; OFF ;; ra[3] ; Output ; OFF ;; ra[4] ; Output ; OFF ;; ra[5] ; Output ; OFF ;; ra[6] ; Output ; OFF ;; ra[7] ; Output ; OFF ;; ra[8] ; Output ; OFF ;; ra[9] ; Output ; OFF ;; rwe_n ; Output ; OFF ;; rucas_n ; Output ; OFF ;; rlcas_n ; Output ; OFF ;; rras0_n ; Output ; OFF ;; rras1_n ; Output ; OFF ;; vred[0] ; Output ; OFF ;; vred[1] ; Output ; OFF ;; vgrn[0] ; Output ; OFF ;; vgrn[1] ; Output ; OFF ;; vblu[0] ; Output ; OFF ;; vblu[1] ; Output ; OFF ;; vhsync ; Output ; OFF ;; vvsync ; Output ; OFF ;; vcsync ; Output ; OFF ;; ay_clk ; Output ; OFF ;; ay_bdir ; Output ; OFF ;; ay_bc1 ; Output ; OFF ;; beep ; Output ; OFF ;; ide_a[0] ; Output ; OFF ;; ide_a[1] ; Output ; OFF ;; ide_a[2] ; Output ; OFF ;; ide_dir ; Output ; OFF ;; ide_cs0_n ; Output ; OFF ;; ide_cs1_n ; Output ; OFF ;; ide_rs_n ; Output ; OFF ;; ide_rd_n ; Output ; OFF ;; ide_wr_n ; Output ; OFF ;; vg_clk ; Output ; OFF ;; vg_cs_n ; Output ; OFF ;; vg_res_n ; Output ; OFF ;; vg_hrdy ; Output ; OFF ;; vg_rclk ; Output ; OFF ;; vg_rawr ; Output ; OFF ;; vg_a[0] ; Output ; OFF ;; vg_a[1] ; Output ; OFF ;; vg_wrd ; Output ; OFF ;; vg_side ; Output ; OFF ;; sdcs_n ; Output ; OFF ;; sddo ; Output ; OFF ;; sdclk ; Output ; OFF ;; spidi ; Output ; OFF ;; spiint_n ; Output ; OFF ;; d[0] ; Bidir ; ON ;; d[1] ; Bidir ; ON ;; d[2] ; Bidir ; ON ;; d[3] ; Bidir ; ON ;; d[4] ; Bidir ; ON ;; d[5] ; Bidir ; ON ;; d[6] ; Bidir ; ON ;; d[7] ; Bidir ; ON ;; rd[0] ; Bidir ; ON ;; rd[1] ; Bidir ; ON ;; rd[2] ; Bidir ; ON ;; rd[3] ; Bidir ; ON ;; rd[4] ; Bidir ; ON ;; rd[5] ; Bidir ; ON ;; rd[6] ; Bidir ; ON ;; rd[7] ; Bidir ; ON ;; rd[8] ; Bidir ; ON ;; rd[9] ; Bidir ; ON ;; rd[10] ; Bidir ; ON ;; rd[11] ; Bidir ; ON ;; rd[12] ; Bidir ; ON ;; rd[13] ; Bidir ; ON ;; rd[14] ; Bidir ; ON ;; rd[15] ; Bidir ; ON ;; ide_d[0] ; Bidir ; ON ;; ide_d[1] ; Bidir ; ON ;; ide_d[2] ; Bidir ; ON ;; ide_d[3] ; Bidir ; ON ;; ide_d[4] ; Bidir ; ON ;; ide_d[5] ; Bidir ; ON ;; ide_d[6] ; Bidir ; ON ;; ide_d[7] ; Bidir ; ON ;; ide_d[8] ; Bidir ; ON ;; ide_d[9] ; Bidir ; ON ;; ide_d[10] ; Bidir ; ON ;; ide_d[11] ; Bidir ; ON ;; ide_d[12] ; Bidir ; ON ;; ide_d[13] ; Bidir ; ON ;; ide_d[14] ; Bidir ; ON ;; ide_d[15] ; Bidir ; ON ;+-----------+----------+-------------++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Fitter RAM Summary ;+----------------------------------------------------------------------------------+-----------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+------+------+---------------------+; Name ; Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; EABs ; MIF ; Location ;+----------------------------------------------------------------------------------+-----------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+------+------+---------------------+; videoout:vidia|vga_double:vga_double|mem1536:line_buf|altdpram:mem_rtl_9|content ; Dual Port ; 1536 ; 6 ; 1536 ; 6 ; yes ; no ; no ; yes ; 9216 ; 3 ; none ; ESB_G, ESB_H, ESB_J ;+----------------------------------------------------------------------------------+-----------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+------+------+---------------------+Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section.+--------------+; Pin-Out File ;+--------------+The pin-out file can be found in F:/FPGA/ScorpEvo_6/fpga/current/quartus/top.pin.+-----------------+; Fitter Messages ;+-----------------+Info: *******************************************************************Info: Running Quartus II FitterInfo: Version 9.0 Build 132 02/25/2009 SJ Full VersionInfo: Processing started: Tue Jan 24 15:58:32 2012Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off pentevo -c topInfo: Selected device EP1K50QC208-3 for design "top"Warning: Ignored Global Signal assignment for I/O pin "spics_n" because it does not feed control signalsWarning: Ignored Global Signal assignment for I/O pin "spick" because it does not feed control signalsInfo: Fitter is using the Classic Timing AnalyzerInfo: Detected fmax, tsu, tco, and/or tpd requirements -- optimizing circuit to achieve only the specified requirementsInfo: Inserted 14 logic cells in first fitting attemptInfo: Started fitting attempt 1 on Tue Jan 24 2012 at 15:58:34Info: Fitter placement preparation operations beginningInfo: Fitter placement preparation operations ending: elapsed time is 00:00:05Info: Fitter placement operations beginningInfo: Fitter placement operations ending: elapsed time is 00:00:06Info: Fitter routing operations beginningInfo: Fitter routing operations ending: elapsed time is 00:00:01Info: Quartus II Fitter was successful. 0 errors, 2 warningsInfo: Peak virtual memory: 246 megabytesInfo: Processing ended: Tue Jan 24 15:58:48 2012Info: Elapsed time: 00:00:16Info: Total CPU time (on all processors): 00:00:15