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-- Copyright (C) 1991-2011 Altera Corporation-- Your use of Altera Corporation's design tools, logic functions-- and other software and tools, and its AMPP partner logic-- functions, and any output files from any of the foregoing-- (including device programming or simulation files), and any-- associated documentation or information are expressly subject-- to the terms and conditions of the Altera Program License-- Subscription Agreement, Altera MegaCore Function License-- Agreement, or other applicable license agreement, including,-- without limitation, that your use is for the sole purpose of-- programming logic devices manufactured by Altera and sold by-- Altera or its authorized distributors. Please refer to the-- applicable agreement for further details.---- This is a Quartus II output file. It is for reporting purposes only, and is-- not intended for use as a Quartus II input file. This file cannot be used-- to make Quartus II pin assignments - for instructions on how to make pin-- assignments, please see Quartus II help.-------------------------------------------------------------------------------------------------------------------------------------------------------------------- NC : No Connect. This pin has no internal connection to the device.-- DNU : Do Not Use. This pin MUST NOT be connected.-- VCCINT : Dedicated power pin, which MUST be connected to VCC (1.2V).-- VCCIO : Dedicated power pin, which MUST be connected to VCC-- of its bank.-- Bank 1: 3.3V-- Bank 2: 3.3V-- Bank 3: 3.3V-- Bank 4: 3.3V-- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND.-- It can also be used to report unused dedicated pins. The connection-- on the board for unused dedicated pins depends on whether this will-- be used in a future design. One example is device migration. When-- using device migration, refer to the device pin-tables. If it is a-- GND pin in the pin table or if it will not be used in a future design-- for another purpose the it MUST be connected to GND. If it is an unused-- dedicated pin, then it can be connected to a valid signal on the board-- (low, high, or toggling) if that signal is required for a different-- revision of the design.-- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins.-- This pin should be connected to GND. It may also be connected to a-- valid signal on the board (low, high, or toggling) if that signal-- is required for a different revision of the design.-- GND* : Unused I/O pin. Connect each pin marked GND* directly to GND-- or leave it unconnected.-- RESERVED : Unused I/O pin, which MUST be left unconnected.-- RESERVED_INPUT : Pin is tri-stated and should be connected to the board.-- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor.-- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry.-- RESERVED_OUTPUT_DRIVEN_HIGH : Pin is output driven high.-------------------------------------------------------------------------------------------------------------------------------------------------------------------- Pin directions (input, output or bidir) are based on device operating in user mode.---------------------------------------------------------------------------------Quartus II Version 11.0 Build 208 07/03/2011 Service Pack 1 SJ Full VersionCHIP "PaE" ASSIGNED TO AN: EP2C8Q208C8Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment-------------------------------------------------------------------------------------------------------------r_adr[9] : 1 : output : 3.3-V LVTTL : : 1 : Ywe_blk0chp1 : 2 : output : 3.3-V LVTTL : : 1 : Ywe_blk1chp0 : 3 : output : 3.3-V LVTTL : : 1 : Ywe_blk1chp1 : 4 : output : 3.3-V LVTTL : : 1 : Yblk1_d[3] : 5 : bidir : 3.3-V LVTTL : : 1 : Yblk1_d[2] : 6 : bidir : 3.3-V LVTTL : : 1 : YVCCIO1 : 7 : power : : 3.3V : 1 :blk1_d[4] : 8 : bidir : 3.3-V LVTTL : : 1 : YGND : 9 : gnd : : : :blk1_d[5] : 10 : bidir : 3.3-V LVTTL : : 1 : Ystr_l : 11 : output : 3.3-V LVTTL : : 1 : Ystr_r : 12 : output : 3.3-V LVTTL : : 1 : Ysnd[3] : 13 : bidir : 3.3-V LVTTL : : 1 : Ysnd[2] : 14 : bidir : 3.3-V LVTTL : : 1 : Ysnd[1] : 15 : bidir : 3.3-V LVTTL : : 1 : YTDO : 16 : output : : : 1 :TMS : 17 : input : : : 1 :TCK : 18 : input : : : 1 :TDI : 19 : input : : : 1 :DATA0 : 20 : input : : : 1 :DCLK : 21 : : : : 1 :nCE : 22 : : : : 1 :clk : 23 : input : 3.3-V LVTTL : : 1 : Yi2c_scl : 24 : input : 3.3-V LVTTL : : 1 : YGND : 25 : gnd : : : :nCONFIG : 26 : : : : 1 :GND+ : 27 : : : : 1 :GND+ : 28 : : : : 1 :VCCIO1 : 29 : power : : 3.3V : 1 :snd[0] : 30 : bidir : 3.3-V LVTTL : : 1 : Ysnd[7] : 31 : bidir : 3.3-V LVTTL : : 1 : YVCCINT : 32 : power : : 1.2V : :snd[6] : 33 : bidir : 3.3-V LVTTL : : 1 : Ysnd[5] : 34 : bidir : 3.3-V LVTTL : : 1 : Ysnd[4] : 35 : bidir : 3.3-V LVTTL : : 1 : YGND : 36 : gnd : : : :sd_clk : 37 : output : 3.3-V LVTTL : : 1 : YGND : 38 : gnd : : : :sd_cs : 39 : output : 3.3-V LVTTL : : 1 : Ysd_datain : 40 : input : 3.3-V LVTTL : : 1 : Ysd_dataout : 41 : bidir : 3.3-V LVTTL : : 1 : YVCCIO1 : 42 : power : : 3.3V : 1 :RESERVED_INPUT_WITH_WEAK_PULLUP : 43 : : : : 1 :RESERVED_INPUT_WITH_WEAK_PULLUP : 44 : : : : 1 :ksi : 45 : output : 3.3-V LVTTL : : 1 : Yssi : 46 : output : 3.3-V LVTTL : : 1 : Yi2c_sda : 47 : bidir : 3.3-V LVTTL : : 1 : Ysvetodiod : 48 : output : 3.3-V LVTTL : : 1 : YGND : 49 : gnd : : : :GND_PLL1 : 50 : gnd : : : :VCCD_PLL1 : 51 : power : : 1.2V : :GND_PLL1 : 52 : gnd : : : :VCCA_PLL1 : 53 : power : : 1.2V : :GNDA_PLL1 : 54 : gnd : : : :GND : 55 : gnd : : : :vid_b[4] : 56 : output : 3.3-V LVTTL : : 4 : Yvid_b[3] : 57 : output : 3.3-V LVTTL : : 4 : Yvid_b[2] : 58 : output : 3.3-V LVTTL : : 4 : Yvid_g[3] : 59 : output : 3.3-V LVTTL : : 4 : Yvid_g[4] : 60 : output : 3.3-V LVTTL : : 4 : Yvid_b[0] : 61 : output : 3.3-V LVTTL : : 4 : YVCCIO4 : 62 : power : : 3.3V : 4 :vid_b[1] : 63 : output : 3.3-V LVTTL : : 4 : Yvid_g[2] : 64 : output : 3.3-V LVTTL : : 4 : YGND : 65 : gnd : : : :VCCINT : 66 : power : : 1.2V : :vid_g[1] : 67 : output : 3.3-V LVTTL : : 4 : Yvid_g[0] : 68 : output : 3.3-V LVTTL : : 4 : Yvid_r[4] : 69 : output : 3.3-V LVTTL : : 4 : Yvid_r[0] : 70 : output : 3.3-V LVTTL : : 4 : YVCCIO4 : 71 : power : : 3.3V : 4 :vid_r[1] : 72 : output : 3.3-V LVTTL : : 4 : YGND : 73 : gnd : : : :vid_r[2] : 74 : output : 3.3-V LVTTL : : 4 : Yvid_r[3] : 75 : output : 3.3-V LVTTL : : 4 : Yfpga_a[9] : 76 : output : 3.3-V LVTTL : : 4 : Yfpga_a[8] : 77 : output : 3.3-V LVTTL : : 4 : YGND : 78 : gnd : : : :VCCINT : 79 : power : : 1.2V : :fpga_a[4] : 80 : output : 3.3-V LVTTL : : 4 : Yfpga_a[6] : 81 : output : 3.3-V LVTTL : : 4 : Yfpga_a[11] : 82 : output : 3.3-V LVTTL : : 4 : YVCCIO4 : 83 : power : : 3.3V : 4 :fpga_a[10] : 84 : output : 3.3-V LVTTL : : 4 : YGND : 85 : gnd : : : :fpga_a[5] : 86 : output : 3.3-V LVTTL : : 4 : Yfpga_a[7] : 87 : output : 3.3-V LVTTL : : 4 : Yfpga_rfsh_output : 88 : output : 3.3-V LVTTL : : 4 : Yfpga_wr_output : 89 : output : 3.3-V LVTTL : : 4 : Yfpga_iorq_output : 90 : output : 3.3-V LVTTL : : 4 : YVCCIO4 : 91 : power : : 3.3V : 4 :fpga_halt_output : 92 : output : 3.3-V LVTTL : : 4 : YGND : 93 : gnd : : : :fpga_busack_output : 94 : output : 3.3-V LVTTL : : 4 : Yfpga_m1_output : 95 : output : 3.3-V LVTTL : : 4 : Yfpga_rd_output : 96 : output : 3.3-V LVTTL : : 4 : Yfpga_mreq_output : 97 : output : 3.3-V LVTTL : : 4 : YVCCIO4 : 98 : power : : 3.3V : 4 :fpga_csr_output : 99 : output : 3.3-V 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:CONF_DONE : 123 : : : : 3 :GND : 124 : gnd : : : :MSEL1 : 125 : : : : 3 :MSEL0 : 126 : : : : 3 :dbusoe : 127 : output : 3.3-V LVTTL : : 3 : Yfpga_io1 : 128 : input : 3.3-V LVTTL : : 3 : Yfpga_int_input : 129 : input : 3.3-V LVTTL : : 3 : Yfpga_io0 : 130 : input : 3.3-V LVTTL : : 3 : Yfpga_wait_input : 131 : input : 3.3-V LVTTL : : 3 : Yfpga_res_input : 132 : input : 3.3-V LVTTL : : 3 : Yfpga_busrq_input : 133 : input : 3.3-V LVTTL : : 3 : Yfpga_nmi_input : 134 : input : 3.3-V LVTTL : : 3 : Yfpga_rdrom_input : 135 : input : 3.3-V LVTTL : : 3 : YVCCIO3 : 136 : power : : 3.3V : 3 :fpga_a[3] : 137 : output : 3.3-V LVTTL : : 3 : Yfpga_a[2] : 138 : output : 3.3-V LVTTL : : 3 : Yfpga_a[1] : 139 : output : 3.3-V LVTTL : : 3 : YGND : 140 : gnd : : : :fpga_a[14] : 141 : output : 3.3-V LVTTL : : 3 : Yzetneg_oe : 142 : output : 3.3-V LVTTL : : 3 : Yfpga_a[0] : 143 : output : 3.3-V LVTTL : : 3 : Yfpga_a[13] : 144 : output : 3.3-V LVTTL : : 3 : Yfpga_a[12] : 145 : output : 3.3-V LVTTL : : 3 : Yfpga_a[15] : 146 : output : 3.3-V LVTTL : : 3 : Yfpga_iow : 147 : output : 3.3-V LVTTL : : 3 : YVCCIO3 : 148 : power : : 3.3V : 3 :fpga_rdh : 149 : output : 3.3-V LVTTL : : 3 : Yfpga_wrh : 150 : output : 3.3-V LVTTL : : 3 : Yfpga_ior : 151 : output : 3.3-V LVTTL : : 3 : Yfpga_ebl : 152 : output : 3.3-V LVTTL : : 3 : YGND : 153 : gnd : : : :GND_PLL2 : 154 : gnd : : : :VCCD_PLL2 : 155 : power : : 1.2V : :GND_PLL2 : 156 : gnd : : : :VCCA_PLL2 : 157 : power : : 1.2V : :GNDA_PLL2 : 158 : gnd : : : :GND : 159 : gnd : : : :blk1_d[1] : 160 : bidir : 3.3-V LVTTL : : 2 : Yblk1_d[6] : 161 : bidir : 3.3-V LVTTL : : 2 : Yblk1_d[0] : 162 : bidir : 3.3-V LVTTL : : 2 : Yblk1_d[7] : 163 : bidir : 3.3-V LVTTL : : 2 : Yoe_blk1chp1 : 164 : output : 3.3-V LVTTL : : 2 : Yoe_blk1chp0 : 165 : output : 3.3-V LVTTL : : 2 : YVCCIO2 : 166 : power : : 3.3V : 2 :GND : 167 : gnd : : : :r_adr[0] : 168 : output : 3.3-V LVTTL : : 2 : Yr_adr[18] : 169 : output : 3.3-V LVTTL : : 2 : Yr_adr[1] : 170 : output : 3.3-V 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