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  1. // (c) NedoPC 2013
  2. // SRAM model for ngs testbench
  3.  
  4. module ram
  5. (
  6.         input  wire [19:0] a,
  7.         inout  wire [ 7:0] d,
  8.  
  9.         input  wire ce_n,
  10.         input  wire oe_n,
  11.         input  wire we_n
  12. );
  13.  
  14.         reg [7:0] mem [0:1048575];
  15.  
  16.  
  17.         initial
  18.         begin : init_mem
  19.  
  20.                 integer i;
  21.  
  22.                 for(i=0;i<1048576;i=i+1)
  23.                         mem[i] = 8'd0;
  24.         end
  25.  
  26.  
  27.         // output data to bus
  28.         assign d = (!ce_n && !oe_n && we_n) ? mem[a] : 8'bZZZZ_ZZZZ;
  29.  
  30.         // input data from bus
  31.         always @*
  32.         if( !ce_n && !we_n )
  33.                 mem[a] <= d;
  34.  
  35.  
  36.  
  37. endmodule
  38.  
  39.