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  1. // synopsys translate_off
  2. `timescale 1 ps / 1 ps
  3. // synopsys translate_on
  4. module lpm_ram_dp0 (
  5.         data,
  6.         rdaddress,
  7.         wraddress,
  8.         wren,
  9.         q);
  10.  
  11.         input   [6:0]  data;
  12.         input   [9:0]  rdaddress;
  13.         input   [9:0]  wraddress;
  14.         input     wren;
  15.         output  [6:0]  q;
  16.  
  17.         wire [6:0] sub_wire0;
  18.         wire [6:0] q = sub_wire0[6:0];
  19.  
  20.         lpm_ram_dp      lpm_ram_dp_component (
  21.                                 .wren (wren),
  22.                                 .data (data),
  23.                                 .rdaddress (rdaddress),
  24.                                 .wraddress (wraddress),
  25.                                 .q (sub_wire0),
  26.                                 .rdclken (1'b1),
  27.                                 .rdclock (1'b1),
  28.                                 .rden (1'b1),
  29.                                 .wrclken (1'b1),
  30.                                 .wrclock (1'b1));
  31.         defparam
  32.                 lpm_ram_dp_component.intended_device_family = "ACEX1K",
  33.                 lpm_ram_dp_component.lpm_indata = "UNREGISTERED",
  34.                 lpm_ram_dp_component.lpm_outdata = "UNREGISTERED",
  35.                 lpm_ram_dp_component.lpm_rdaddress_control = "UNREGISTERED",
  36.                 lpm_ram_dp_component.lpm_type = "LPM_RAM_DP",
  37.                 lpm_ram_dp_component.lpm_width = 7,
  38.                 lpm_ram_dp_component.lpm_widthad = 10,
  39.                 lpm_ram_dp_component.lpm_wraddress_control = "UNREGISTERED",
  40.                 lpm_ram_dp_component.rden_used = "FALSE",
  41.                 lpm_ram_dp_component.use_eab = "ON";
  42.  
  43.  
  44. endmodule
  45.