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Line 93... Line 93...
93 
                HALT_n          : out std_logic;
 93 
                HALT_n          : out std_logic;
94 
                BUSAK_n         : out std_logic;
 94 
                BUSAK_n         : out std_logic;
95 
                A                       : out std_logic_vector(15 downto 0);
 95 
                A                       : out std_logic_vector(15 downto 0);
96 
                D                       : inout std_logic_vector(7 downto 0);
 96 
                D                       : inout std_logic_vector(7 downto 0);
97 
                D_I             : in std_logic_vector(7 downto 0);
 97 
                D_I             : in std_logic_vector(7 downto 0);
98 
                D_O             : out std_logic_vector(7 downto 0)
 98 
                D_O             : out std_logic_vector(7 downto 0);
- 
 
 99 
                ResetPC         : in  std_logic_vector(15 downto 0);
- 
 
 100 
                ResetSP         : in  std_logic_vector(15 downto 0)
99 
 
 101 
 
100 
        );
 102 
        );
101 
end T80a;
 103 
end T80a;
102 
 
 104 
 
103 
architecture rtl of T80a is
 105 
architecture rtl of T80a is
Line 167... Line 169...
167 
                        HALT_n => HALT_n,
 169 
                        HALT_n => HALT_n,
168 
                        WAIT_n => Wait_s,
 170 
                        WAIT_n => Wait_s,
169 
                        INT_n => INT_n,
 171 
                        INT_n => INT_n,
170 
                        NMI_n => NMI_n,
 172 
                        NMI_n => NMI_n,
171 
                        RESET_n => Reset_s,
 173 
                        RESET_n => Reset_s,
172 
                        BUSRQ_n => BUSRQ_n,
 - 
 
173 
                        BUSAK_n => BUSAK_n_i,
 174 
                        BUSRQ_n => BUSRQ_n,                     BUSAK_n => BUSAK_n_i,
174 
                        CLK_n => CLK_n,
 175 
                        CLK_n => CLK_n,
175 
                        A => A_i,
 176 
                        A => A_i,
176 
                        DInst => D_I, -- D -> D_I
 177 
                        DInst => D_I, -- D -> D_I
177 
                        DI => DI_Reg,
 178 
                        DI => DI_Reg,
178 
                        DO => DO,
 179 
                        DO => DO,
179 
                        MC => MCycle,
 180 
                        MC => MCycle,
180 
                        TS => TState,
 181 
                        TS => TState,
181 
                        IntCycle_n => IntCycle_n);
 182 
                        IntCycle_n => IntCycle_n,
- 
 
 183 
                        ResetPC    => ResetPC,
- 
 
 184 
                        ResetSP    => ResetSP
- 
 
 185 
                        );
182 
 
 186 
 
183 
        process (CLK_n)
 187 
        process (CLK_n)
184 
        begin
 188 
        begin
185 
                if CLK_n'event and CLK_n = '0' then
 189 
                if CLK_n'event and CLK_n = '0' then
186 
                        Wait_s <= WAIT_n;
 190 
                        Wait_s <= WAIT_n;