Subversion Repositories pentevo

Rev

Rev 1282 | Details | Compare with Previous | Last modification | View Log | RSS feed

Rev Author Line No. Line
1278 lvd 1 
DDR видеовыход:
2 
1. FPGA Tco около 13нс
3 
2. 3032 для posedge+negedge Tsu 6.3нс, не успеваем в полтакта
4 
 
5 
Варианты:
6 
1. оставить городушку на 373+374 (373 нужны более быстрые, типа 74Ahct, 374 достаточно act)
7 
2. Задержать клок на 3032 на примерно те же 5-6нс, как это сделать хз. 74ACT/AHCT04 ?
8 
 
1279 lvd 9 
идея: пусть CPLD выдаёт клок на альтеру, делая задержку.
1278 lvd 10 
 
1279 lvd 11 
CPLD: Tsu = 6.3нс, Th = -2.2нс, Tco = 6.7нс, Tpd = 10.0нс
1282 lvd 12 
FPGA: Tco ~ 13ns (УТОЧНИТЬ111)
1279 lvd 13 
 
14 
клок:
15 
Thalf_per = 14.4нс или 18.1нс
16 
 
1282 lvd 17 
 
18 
clock analysis:
19 
возможные полупериоды клока 28 МГц:
20 
1. 17.8 + 17.8 ns = 35.7 ns (работа от кварца)
21 
 
22 
2. 14.4 + 18.1 ns = 32.5ns (от внешнего клока)
23 
   18.1 + 14.4 ns = 32.5ns
24 
   18.1 + 18.1 ns = 36.1ns
25 
 
26 
   [14.4+14.4 НЕ БЫВАЕТ]
27 
 
28 
 
29 
1. CPLD задержка клока на 10ns
30 
 
31 
2. FPGA задержка переключения на ~13ns
32 
FCLK_FPGA=1 - low bits, FCLK_FPGA=0 - high bits
33 
 
34 
3. CPLD setup 6.3ns, hold -2.2ns (от 6.3нс до 2.2нс перед фронтом должно быть стабильно)
35 
 
36 
4. CPLD Tco = 6.7ns (далее на vdac)
37 
 
38 
CPLD видит CLK=1 данные через 10 + 13 = 23 ns после фронта 0->1, это уже собственный posedge.
39 
 
40 
=> биты [1:0] лочатся по posedge
41 
запасы по setup:
42 
35.7 / 32.5 / 36.1 - 10 - 13 - 6.3 = 6.4/3.2/6.8ns
43 
запасы по hold:
44 
(нет смысла рассматривать т.к. FPGA держит значение дольше чем 6.8+(6.3-2.2) = 10.9ns)
45 
 
46 
5. VDAC setup 0.5ns, hold 1.5ns, CPLD output negedge => мин запас (setup) 14.4-6.7+10=17.7ns
47 
 
48 
in /```\___/```\___/
49 
ou      X       X
50 
vd   /```\___/```\...
51 
se/ho       ***
52 
 
1284 lvd 53 
 
54 
 
55 
 
56 
MCU:
57 
 
58 
1. поставить ch32v307/317
59